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Descripción programable de la familia de los chips CI XC6SLX100-3FGG484C Spartan-6 del poder

De buena calidad chips CI programables para las ventas
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Descripción programable de la familia de los chips CI XC6SLX100-3FGG484C Spartan-6 del poder

China Descripción programable de la familia de los chips CI XC6SLX100-3FGG484C Spartan-6 del poder proveedor
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Ampliación de imagen :  Descripción programable de la familia de los chips CI XC6SLX100-3FGG484C Spartan-6 del poder

Datos del producto:

Lugar de origen: Taiwan
Nombre de la marca: Xilinx
Certificación: Original Factory Pack
Número de modelo: XC6SLX100-3FGG484C

Pago y Envío Términos:

Cantidad de orden mínima: 5pcs
Precio: Negotiation
Detalles de empaquetado: éntreme en contacto con por favor para los detalles
Tiempo de entrega: día 1
Condiciones de pago: T/T, Western Union, Paypal
Capacidad de la fuente: 285pcs
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Descripción detallada del producto
molde: Descripción de la familia Spartan-6 Línea principal:: Ic, módulo, transistor, diodos, condensador, resistor etc
Pago:: T/T, Paypal, Western Union etc Porción no.: D5072712A
Tipo: 9 espolones del bloque del Kb Paquete: BGA484

Descripción programable de la familia de los chips CI XC6SLX100-3FGG484C Spartan-6 del poder

 

 

Descripción de la familia de XC6SLX100-3FGG484C Spartan-6

 

Descripción general

 

La familia Spartan®-6 provee de capacidades principales de la integración de sistema el coste total más bajo para los usos en grandes cantidades. La familia del trece-miembro entrega las densidades ampliadas que se extienden a partir del 3.840 a 147.443 células de la lógica, con mitad del consumo de energía de familias espartanos anteriores, y una conectividad más rápida, más completa. Empleado una tecnología de proceso de cobre de baja potencia madura de 45 nanómetro que entregue el equilibrio óptimo del coste, del poder, y del funcionamiento, la familia Spartan-6 ofrece nuevo, una lógica entrada más eficiente, dual-registros 6 de operaciones de búsqueda de la tabla (LUT) y una selección rica de bloques a nivel sistema incorporados. Éstos incluyen 18 espolones del bloque del Kb (2 x el Kb 9), rebanadas de la segunda generación DSP48A1, reguladores de la memoria de SDRAM, bloques aumentados de la gestión del reloj del mezclado-modo, tecnología de SelectIO™, bloques seriales de alta velocidad poweroptimized del transmisor-receptor, bloques compatibles de la punto final del PCI Express®, modos a nivel sistema avanzados de la gestión del poder, auto-detectan opciones de configuración, y seguridad aumentada del IP con la protección de AES y de la DNA del dispositivo. Estas características proveen de una alternativa programable barata a los productos de encargo de ASIC facilidad de empleo sin precedente. Oferta de Spartan-6 FPGAs que la mejor solución para la lógica en grandes cantidades diseña, DSP orientado para el consumidor diseña, y los usos integrados coste-sensibles. Spartan-6 FPGAs son la fundación programable del silicio para las plataformas apuntadas del diseño que entregan los componentes de software integrado y de soporte físico que permiten a diseñadores centrarse en la innovación tan pronto como su ciclo de desarrollo comience. Resumen de Spartan-6 FPGA

 

Características

 

• Familia Spartan-6:

• Spartan-6 LX FPGA: Lógica optimizada

• Spartan-6 LXT FPGA: Conectividad serial de alta velocidad

• Diseñado para el bajo costo

• Bloques integrados eficientes múltiples

• Selección optimizada de estándares de la entrada-salida

• Cojines escalonados

• Paquetes alambre-consolidados del plástico en grandes cantidades

• Poder bajo estático y dinámico

• proceso de 45 nanómetro optimizado para el coste y la energía baja

• Hiberne el modo del poder-abajo para el poder cero

• Suspenda el modo mantiene el estado y la configuración con para despertar multiclavijas, controla el aumento

• Un voltaje más de baja potencia de la base 1.0V (LX FPGAs, -1L solamente)

• Voltaje de la base del alto rendimiento 1.2V (grados de la velocidad de LX y de LXT FPGAs, -2, -3, y -4)

• Multi-voltaje, bancos multi-estándar del interfaz de SelectIO™

• Tasa de transferencia de hasta 1.050 datos de Mb/s por la entrada-salida del diferencial

• Impulsión a elección de la salida, hasta 24 mA por el perno

• 3.3V a los estándares y a los protocolos de la entrada-salida 1.2V

• Interfaces de la memoria barata de HSTL y de SSTL

• Conformidad caliente del intercambio

• Tarifas de ciénaga ajustables de la entrada-salida para mejorar integridad de señal

• Transmisores-receptores seriales de alta velocidad de GTP en el LXT FPGAs

• Hasta 3,125 Gb/s

• Interfaces de alta velocidad

 

el incluir: Serial ATA, aurora, Ethernet 1G, PCI Express, OBSAI, CPRI, EPON, GPON, DisplayPort, y XAUI • El bloque integrado de la punto final para PCI Express diseña (LXT) • Ayuda de tecnología barata de PCI® compatible con los 33 megaciclos, 32 - y especificación 64-bit. • Rebanadas eficientes DSP48A1 • Tratamiento de alto rendimiento de la aritmética y de señales • Ayuna el acumulador de 18 x 18 multiplicadores y de 48 pedazos • Capacidad que canaliza y de conexión en cascada • Pre-serpiente para ayudar a usos del filtro • Bloques integrados del regulador de la memoria • Ayuda de RDA, de DDR2, de DDR3, y de LPDDR • Tarifas de datos hasta 800 Mb/s (ancho de banda del pico de 12,8 Gb/s) • la estructura del autobús del Multi-puerto con la independiente primero en entrar, primero en salir para reducir la sincronización del diseño publica • Recursos abundantes de la lógica con capacidad creciente de la lógica • Registro de cambio opcional o ayuda distribuida de la RAM • LUTs entrado 6 eficientes mejora funcionamiento y minimiza poder • LUT con los balanceos duales para los usos céntricos de la tubería • RAM del bloque con una amplia gama de granulosidad • La RAM rápida del bloque con byte escribe permite • 18 bloques del Kb que se pueden programar opcionalmente como independiente dos 9 espolones del bloque del Kb • Teja (CMT) de la gestión del reloj para el funcionamiento aumentado • Sincronización de poco ruido, flexible • Los encargados de reloj de Digitaces (DCMs) eliminan la posición oblicua del reloj y la distorsión del ciclo de trabajo • Lazos sincronizados en fase (PLLs) para la sincronización de la bajo-inquietud • Síntesis de la frecuencia con la multiplicación, la división, y defasador simultáneos • Dieciséis redes globales del reloj de la bajo-posición oblicua • Configuración simplificada, estándares baratos de las ayudas • el perno 2 auto-detecta la configuración • SPI de tercera persona amplio (hasta x4) y NI ayuda de destello • Flash rico de la plataforma de Xilinx de la característica con JTAG • Ayuda de MultiBoot para la mejora remota con los bitstreams múltiples, usando la protección del perro guardián • Seguridad aumentada para la protección del diseño • Identificador único de la DNA del dispositivo para la autentificación del diseño • Encripción del bitstream de AES en los dispositivos más grandes • Proceso más rápidamente integrado con el costo aumentado, bajo, procesador suave de MicroBlaze™ • diseños Industria-principales del IP y de la referencia

 

Resumen de la característica de Spartan-6 FPGA

Cuadro 1: Resumen de la característica de Spartan-6 FPGA por el dispositivo

Dispositivo Células de la lógica Rebanadas Balanceos RAM distribuida máxima (kb) Rebanadas DSP48A1 Kb 18 Máximo (Kb) CMTs Bloques del regulador de la memoria (máximos) Bloques de la punto final para PCI Express Transmisores-receptores máximos de GTP Bancos totales de la entrada-salida Usuario máximo
XC6SLX4 3.840 600 4.800 75 8 12 216 2 0 0 0 4 132
XC6SLX9 9.152 1.430 11.400 90 16 32 576 2 2 0 0 4 200
XC6SLX16 14.579 2.278 18.244 136 32 32 576 2 2 0 0 4 232
XC6SLX25 24.051 3.758 30.064 229 38 52 936 2 2 0 0 4 266
XC6SLX45 43.661 6.822 54.576 401 58 116 2088 4 2 0 0 4 358
XC6SLX75 74.637 11.662 93.296 692 132 172 3096 6 4 0 0 6 408
XC6SLX100 101.261 15.822 125.676 976 180 268 4824 6 4 0 0 6 480
XC6SLX150 147.443 23.038 184.304 1355 180 268 4824 6 4 4 0 0 6
567XC6S LX25T 24.051 3.758 30.064 229 38 52 936 2 2 1 2 4 250
XC6SLX45T 43.661 6.822 54.576 401 58 116 2088 4 2 1 4 4 296
XC6SLX75T 74.637 11.622 93.296 692 132 172 3096 6 4 1 8 6 348
XC6SLX100T 101.261 15.822 126.576 976 180 268 4824 6 4 1 8 6 498
XC6SLX150T 147.443 23.038 184.304 1355 180 268 4824 6 4 1 8 6 540
 

 

 

Notas: 1. Los grados de la célula de la lógica de Spartan-6 FPGA reflejan la capacidad creciente de la célula de la lógica ofrecida por la nueva arquitectura entrada de 6 LUT.

2. Cada rebanada de Spartan-6 FPGA contiene cuatro LUTs y ocho balanceos.

3. Cada rebanada DSP48A1 contiene un multiplicador 18 x 18, una serpiente, y un acumulador.

4. Los espolones del bloque son el Kb fundamental 18 de tamaño. Cada bloque se puede también utilizar como independiente dos 9 bloques del Kb.

5. Cada CMT contiene dos DCMs y un PLL.

 

Combinaciones del Dispositivo-Paquete de Spartan-6 FPGA e I/Os disponible

 

Cuadro 2: Combinaciones y máximo I/Os disponible del Dispositivo-Paquete Spartan-6

Descripción programable de la familia de los chips CI XC6SLX100-3FGG484C Spartan-6 del poder

 

Notas:

1. No hay regulador de la memoria en los dispositivos en estos paquetes.

2. La ayuda del bloque del regulador de la memoria es x8 en los dispositivos XC6SLX9 y XC6SLX16 en el paquete CSG225. No hay regulador de la memoria en el XC6SLX4.

3. Estos dispositivos son disponibles en Pb y Pb-libres (G) los paquetes adicionales como opciones que ordenan estándar.

4. Estos paquetes apoyan dos de los cuatro reguladores de la memoria en los dispositivos de XC6SLX75, de XC6SLX75T, de XC6SLX100, de XC6SLX100T, de XC6SLX150, y de XC6SLX150T.

 

 

Contacto
Anterwell Technology Ltd.

Persona de Contacto: Miss. Sharon Yang

Teléfono: 86-755-61352205

Fax: 86-755-61352206

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